報道によると、TSMCは台湾・新竹の宝山工場で2nmプロセスの試作生産を行い、歩留まりが60%に達し社内予想を上回るなど、大きな成果を上げているという。さらに、TSMCは来年上半期に高雄工場でも2nmプロセスの試作生産を開始する予定だ。

ファウンドリは、チップの大量生産効率を確保するために、通常70%以上の歩留まりを必要とするとされています。TSMCの現在の進捗状況は、2nmプロセスの量産開始前に、歩留まりを量産基準まで向上させるのに十分な時間があることを示しています。

2nm時代の到来に伴い、ウェハ価格も大幅に上昇しました。情報筋によると、2nmウェハの価格は3万ドルを超えている一方、3nmウェハの現在の価格は約1万8500ドルから2万ドル程度です。この比較から、2nmプロセス技術の価格が大幅に上昇することが分かります。

TSMCの注文価格は、顧客や注文量に応じて様々な要素が考慮されるため、一部の顧客には一定の割引が適用される場合があります。現在の価格3万ドルはあくまで概算です。

公開レポートによると、TSMCが2004年に90nmチップを発売して以来、ウェハ価格は大幅に上昇しています。90nmでは約2,000ドルでしたが、2016年には10nmで6,000ドル、さらに7nmと5nmでは10,000ドルを超え、5nmでは16,000ドルに達しました。しかも、これらの価格にはTSMCが2023年に予定している6%の値上げは含まれていません。

今年10月、Qualcomm、MediaTekをはじめとする企業が主力チップを3nm製造プロセスに切り替え、最終製品の価格上昇の波を引き起こしました。半導体業界関係者は、先端製造プロセスの価格高騰が続くことでチップメーカーのコストが上昇し、下流の顧客や最終消費者にコスト圧力が転嫁される可能性があると予測しています。

TSMCは2nmプロセスノードで初めてゲートオールアラウンドFETを採用しました。N2プロセスはNanoFlexテクノロジーと組み合わせることができ、チップ設計者にさらなる柔軟性を提供します。既存のN3Eプロセスと比較して、N2プロセスは同一消費電力で10～15%の性能向上、または同一周波数で25～30%の消費電力削減を実現すると同時に、トランジスタ密度を15%向上させると予想されています。これらの技術進歩は、チップ業界に新たな開発機会をもたらすでしょう。